Форум » Дискуссии » Boewie wichislitel'nie kompleksi (продолжение) » Ответить
Boewie wichislitel'nie kompleksi (продолжение)
milstar: http://drops.dagstuhl.de/opus/volltexte/2006/732/pdf/06141.AthanasPeter.Paper.732.pdf Although an FPGA’s clock rate rarely exceeds one-tenth that of a PC, hardware implemented digital filters can process data at ###################################################################### many times that of software implementations [4] ################################### . Additional performance gains have been described for cryptography [5], network packet filtering [6], target recognition [7] and pattern matching [8], among other ########################################################################## applications. A. Present Day Cost-Performance Comparison Owing to the prevalence of IEEE standard floating-point in a wide range of applications, several researchers have designed IEEE 754 compliant floating-point accelerator cores constructed out of the Xilinx Virtex-II Pro FPGA’s configurable logic and dedicated integer multipliers [16-18]. Dou et al published one of the highest performance benchmarks of 15.6 GFLOPS by placing 39 floating-point processing elements on a theoretical Xilinx XC2VP125 FPGA [19]. Interpolating their results for the largest production Xilinx Virtex-II Pro device, the XC2VP100, produces 12.4 GFLOPS, compared to the peak 6.4 GFLOPS achievable for a 3.2 GHz Intel Pentium processor. Assuming that the Pentium can sustain 50% of its peak, the FPGA outperforms the processor by a factor of four for matrix multiplication. One of the earlier projects demonstrated a 23x speedup on a 2-D FFT through the use of a custom 18-bit floating-point format [26]. More recent work has focused on parameterizible libraries of floating-point units that can be tailored to the task at hand [27-29]. By using a custom floating-point format sized to match the width’s of the FPGA’s internal integer multipliers, a speedup of 44 was achieved for a hydrodynamics simulation [30] using four large FPGAs. Nakasato and Hamada’s 38 GFLOPS of performance is impressive, even from a cost-performance standpoint. For the cost of their PROGRAPE-3 board, estimated at $15,000, it is likely that a 15-node processor cluster could be constructed producing 196 single precision peak GFLOPS. Even in the unlikely scenario that this cluster could sustain the same 10% of peak performance obtained by Nakasato and Hamada’s for their software implementation, the PROGRAPE-3 design would still achieve a 2x speedup. As in many FPGA to CPU comparisons, it is likely that the analysis unfairly favors the FPGA solution. Hardware implementations require specialized skills in digital design and vendor-specific tool flows. Development time and costs are significantly higher than for software. Many comparisons in literature spend significantly more time optimizing the hardware implementations than they do optimizing their software implementations. Previous research has demonstrated significant compiler inefficiency for common HPCfunctions [31]. For the DGEMM matrix multiplication function, a hand-coded version outperformed the ############################################### compiler by greater than eight times. ############################ A to- tal of 39 PEs can be integrated into the xc2vp125-7 FPGA, reaching performance of, e.g., 15.6 GFLOPS with 1600 KB local memory and 400 MB/s external memory bandwidth 1 is s 1700 nozkami i wisokoj stoimost'ju porjadka 8000 $ segodnja http://ce.et.tudelft.nl/~george/publications/Conf/FPGA05/FPGA05Dou.pd http://www.xilinx.com/publications/matrix/virtexmatrix.pd Xilinx Vertex FPGA
milstar: w 2010 ozidaemij yrowen' prodaz -320-350 mln $ Agencies of the U.S. government, directly and indirectly through system integrators and other resellers, accounted for approximately 72% of our 2009 revenue, 81% of our 2008 revenue and 60% of our 2007 revenue. ************************************************************************************************* Significant customers with over 10% of our annual revenue, including those funded by the U.S. government, were Oak Ridge National Laboratory and the University of Tennessee in 2009, Oak Ridge National Laboratory in 2008 and the National Energy Research Scientific Computing Center, the U.K. Engineering and Physical Sciences Research Council and Oak Ridge National Laboratory in 2007. International customers accounted for 24% of our total revenue in 2009, 16% of our total revenue in 2008 and 38% of our total revenue in 2007. http://phx.corporate-ir.net/External.File?item=UGFyZW50SUQ9NDIxNjN8Q2hpbGRJRD0tMXxUeXBlPTM=&t=1
milstar: Employees As of December 31, 2009, we had 872 employees. We have no collective bargaining agreement with our employees. We have not experienced a work stoppage and believe that our employee relations are very good. obem prodaz w 2010 ozidaetsja 320-350 mln $
milstar: The market for our Special Purpose Device practice in Custom Engineering is competitive. Competition typically occurs at the design stage of a prospective customer’s proposed product or need, where the customer evaluates alternative technologies and design approaches. There are a limited number of competitors with which we compete but most of them are much larger and thus have greater resources than we do. We compete primarily with defense contractors, such as General Dynamics, Lockheed Martin and Northrop Grumman http://phx.corporate-ir.net/External.File?item=UGFyZW50SUQ9NDIxNjN8Q2hpbGRJRD0tMXxUeXBlPTM=&t=1 If the Defense Advanced Research Projects Agency (“DARPA”) terminates our DARPA High Productivity Computing Systems (“HPCS”) program in whole or in part or if we are unable to achieve and obtain acceptance of key DARPA milestones when or as expected or at all, our desired strategy would be adversely affected, our net research and development expenditures and capital requirements would increase significantly and our ability to conduct research and development would decrease. The DARPA HPCS program calls for the delivery of prototype systems in 2012, and currently provides for a contribution by DARPA to us of up to $190 million assuming we meet certain milestones, $110 million of which we have already received. In February of 2010, we completed negotiations with DARPA to change the scope and schedule of this program, including changes to milestones and payments allocated to individual milestones, and that resulted in a reduction in the total possible contribution from DARPA over the term of the HPCS program from $250 million to $190 million http://www.cray.com/Products/Products.aspx
milstar: http://www.kit-e.ru/articles/cpu/2006_8_78.php Векторно-конвейерная архитектура До недавнего времени процессоры с векторно-конвейерной архитектурой использовались в суперкомпьютерах для решения больших научных задач. После того как было обнаружено, что мультимедийные приложения хорошо векторизуются, было предложено использовать данный тип процессоров для решения этого класса задач. Представителями таких процессоров являются VIRAM университета в Беркли [10] и EVP (Embedded Vector Processor) фирмы Philips [11]. Считается, что по сравнению с процессорами других архитектур векторно-конвейерные процессоры могут наиболее эффективно решать мультимедийные задачи [1, 9, 11, 13]. Это объясняется тем, что для указанных процессоров уже существуют большие наработки в области компиляторов, а также тем, что они могут обеспечить требуемую производительность при небольшом потреблении питания. Так, VIRAM в 2 раза быстрее 4-way динамического суперскалярного процессора, работающего на частоте в 5 раз больше и потребляющего на порядок больше [10]. Это достигается тем, что векторно-конвейерные процессоры более приспособлены решать задачи с высокой степенью параллелизма по данным, чем универсальные вычислители [9, 10]. Несмотря на то, что первые запускают на выполнение одну команду за такт, благодаря использованию многотактовых векторных команд реально одновременно может выполняться большое количество операций на множестве функциональных устройств либо независимо, либо с «зацеплением», когда результат одной команды нужен для второй. При этом управляющая логика оказывается гораздо проще, чем у суперскалярных процессоров, что позволяет наращивать производительность векторно-конвейерных процессоров за счет использования большего числа функциональных устройств без уменьшения тактовой частоты и практически без потери эффективности использования аппаратуры. Хочется отметить, что при добавлении некоторых свойств универсальных процессоров, таких как переименование векторных регистров и внеочередное выполнение команд (out-of-order execution), векторно-конвейерные процессоры способны работать с памятью, имеющей задержку выборки данных в 100 тактов, с падением производительности всего на 6% [12]. Одной из основных трудностей для векторно-конвейерной архитектуры является реализация большого количества многопортовых векторных регистров (обычно 16–32 векторных регистра, содержащих до 128 16-разрядных элемента), что требует больших аппаратных затрат. Кроме того, имеются трудности с анализом запуска команды на выполнение и синхронизации выполнения различных команд, использующих одни и те же векторные регистры. Процессоры семейства NeuroMatrix® также относятся к классу векторно-конвейерных вычислителей, поскольку используют многотактовые векторные команды аналогичным образом. Отличие в том, что вместо векторных регистров общего назначения применяются специализированные FIFO и входные векторные регистры, что позволяет значительно сократить аппаратные затраты, упростить логику управления и синхронизации выполняемых операций. Использование FIFO дает возможность легко организовать «зацепление» по данным для двух одновременно выполняемых команд, одна из которых готовит результат для другой. Для их синхронизации достаточно отследить флаги FIFO: первая команда выполняется, пока FIFO не полно, а вторая — пока не пусто. Похожее архитектурное решение используется в MediaBreeze-расширении для универсальных процессоров, а наличие в процессорах NeuroMatrix® аккумуляторного FIFO, хранящего матрицу промежуточных или окончательных результатов, делает их похожими на MOM (Matrix Oriented Multimedia) расширение. Вместе с тем, использование FIFO для синхронизации вычислительных процессов характерно для архитектуры с «расщеплением» потока команд (decoupled architecture) [14]. Эта архитектура обеспечивает механизм динамического внеочередного выполнения команд (out-of-order execution), как в суперскалярных процессорах, с гораздо меньшими затратами на управление, также она способна не терять производительность при увеличении времени доступа в память. Считается, что ее широкому распространению мешает неэффективная работа с программами, содержащими большой процент команд управления. Одно из решений предлагает использовать мультитредовость [15]. Мы, как и авторы статьи [16], считаем, что для мультимедийных приложений использование многотактовых векторных команд позволит преодолеть данный недостаток, поскольку команды управления могут выполняться на фоне работы векторных команд. Кроме того, процессоры NeuroMatrix® используют команды типа VLIW, задающие одновременно операции обмена с памятью, модификацию адресных регистров и арифметическую операцию, причем это относится как к скалярным, так и к векторным командам. Объединение в одной команде операций ввода/вывода и арифметической операции позволяет увеличить производительность скалярных команд на реальных задачах до 40% [17], но для векторных команд это решение, по нашим оценкам, особый выигрыш не дает. Все вышесказанное позволяет отнести процессоры семейства NeuroMatrix® к новому классу вычислителей, а именно — к векторно-конвейерным ################################################################################################# DSP. Они обладают высокой производительностью при обработке больших потоков данных, требуют меньших аппаратных затрат, чем универсальные векторно-конвейерные процессоры, и, как следствие, имеют меньшее потребление питания. Платой за это является невозможность использования векторных команд компилятором языка высокого уровня. Так же как для μSIMD-расширений универсальных процессоров, на ассемблере пишется библиотека функций, использующих векторные команды, и затем эти функции вызываются программами пользователя, написанными на языке высокого уровня. Описание архитектуры процессоров семейства NeuroMatrix® Научно-техническим центром «Модуль» ############################ http://www.module.ru/ruindex.shtml разработано семейство цифровых процессоров сигналов NeuroMatrix, в том числе Л1879ВМ1 (NM6403) и 1879ВМ2 (NM6404). Дальнейшее развитие семейства связано с завершением разработки и запуском на изготовление в 2006 году процессора третьего поколения 1879ВМ4 (NM6405). Особенностью данного семейства является оригинальная, запатентованная векторно-матричная архитектура, обеспечивающая высокое соотношение производительности и цены устройств. Следует особо подчеркнуть, что это полностью отечественная разработка. Процессоры семейства 1879ВМх представляют собой высокопроизводительные вычислительные устройства, имеющие RISC-архитектуру с элементами VLIW (Very Long Instruction Word), SIMD (Single Instruction Multiple Data) и суперскаляра. Архитектура и структура обеспечивают: аппаратную поддержку матричных и векторных операций над векторами, представляющими собой 64-разрядные слова, в которых упакованы данные, представленные в дополнительном коде с фиксированной точкой; программную настройку исполнительных узлов для работы с векторами данных, содержащих необходимое количество элементов требуемой разрядности (в общем случае количество элементов в векторе и их разрядность должны принимать любое значение в пределах от 1 до 64, суммарная разрядность всех элементов каждого вектора должна составлять 64 разряда); исполнение векторных команд в течение нескольких процессорных тактов, число которых (от 1 до 32) определяется специальным полем команды. Процессор Л1879ВМ1
milstar: http://www.module.ru/ruproducts/proc/dsm.shtml СБИС 1879ВМ3 представляет собой быстродействующий программируемый контроллер со встроенными аналого-цифровыми (АЦП) и цифро-аналоговыми (ЦАП) преобразователями. Микросхема предназначена для предварительной обработки широкополосных аналоговых сигналов, формирования потока данных для вторичной обработки цифровым процессором сигналов (ЦПС), восстановления аналогового сигнала после вторичной обработки. В качестве ЦПС предпочтительно использование процессоров Л1879ВМ1 или перспективного 1879ВМ2 - эти микросхемы имеют совместимый цифровой интерфейс. http://www.module.ru/ruproducts/proc/dsm.shtml СБИС 1879ВМ3 реализует концепцию "система-на-кристалле" - содержит 2 Мбит статического ОЗУ, 2 АЦП 6 бит 600 МГц, 4 ЦАП 8 бит 300 МГц, производительное 128-разрядное процессорное ядро 150 МГц, цифровые интерфейсы. Микросхема предназначена для предварительной обработки широкополосных аналоговых сигналов, формирования потока данных для вторичной обработки цифровым процессором сигналов (ЦПС), восстановления аналогового сигнала после вторичной обработки.
milstar: Научно-технический центр "Модуль" учрежден в 1990 году известными фирмами российского военно-промышленного комплекса: межгосударственной корпорацией (ранее НПО) "Вымпел" и Научно-исследовательским институтом "Радиоприборостроение
milstar: http://www.nec.co.jp/techrep/en/journal/g08/n04/080403.html Abstract The CPU of the SX-9 uses 8 sets of vector pipelines to achieve a high performance over 100GFLOPS with a single unit. The memory with a maximum 1T-byte capacity can be shared by up to 16 CPUs, the data transfer between the CPU and MMU has a maximum of 4T bytes/sec and that between the I/O unit and the MMU has a maximum of 64G bytes/sec. × 2. This paper describes the CPU, memory and I/O processing unit of the SX-9 system featuring such high performances. The vector operation block has 8 sets of vector pipelines per processor, each of which is composed of the basic operation pipelines with concurrent operation capabilities including the Logical, Multiplication, Add/Shift and Div pipelines (the Multiplication and Add/Shift use 2 pipelines respectively) as well as the Mask and Load/Store pipelines, 16 mask registers with a 64-bit capacity per register and 72 vector registers with 512 bytes capacity per register. With the total capacity of the vector registers adding up to 144k bytes, this block can execute powerful vector operations by running the 48 basic operation pipelines concurrently. The data transfer between vector pipes is also as high as 100G bytes/sec., which has enabled an increase in the speed of vector data compression and decompression by means of vector data transfer between vector pipes and mask bits. The MMU cards are capable of simultaneous, concurrent operations of memory access requests from the CPU. It features an extremely high data transfer capability with a memory throughput performance of 8G bytes/sec. per MMU card, or a maximum of 4T bytes/sec. for the system. 0.065 micron 350 mln transistorow na odnom chipe ,100 gigaflop oktjabr 2007 goda resultat ############################################################# http://www.nec.co.jp/techrep/en/journal/g08/n04/080405-70.html http://www.nec.co.jp/techrep/en/journal/g08/n04/080405-71.html http://www.nec.co.jp/techrep/en/journal/g08/n04/080405.html#img70
milstar: Esche raz rjad NII i ix razrabotki 1. Bruka i MCST Elbrus ,rabotajut s Almaz-Antej ,EWM dlja S-400/s-500 http://www.ineum.ru/production.html настоящее время создается система на кристалле «Эльбрус-S» с проектными нормами 90 нм и с производительностью на 64 разрядных операциях (смешанные вычисления) – 10 млрд. оп/с; dlja sprawki Fujitsu 2009 g 0.042 mircona ,8 core ,58 watt, 128 gigaflop Стратегия развития ОАО «ИНЭУМ им. И.С. Брука» на период до 2015 года Создание технологий проектирования и производства уникальных отечественных микропроцессорных систем и высокопроизводительных вычислительных комплексов для оснащения Вооруженных Сил и других силовых ведомств современным радиоэлектронным вооружением. http://www.ineum.ru/institute.html Владимир Волконский, Федор Груздов, Александр Ким, Юлий Сахин (volfgkimyuli@mcst.ru) –сотрудники ОАО «ИНЭУМ им. И.С. Брука» и ЗАО «МЦСТ» (Москва).
milstar: 2. Srawnitelnaja ocenki processorow 2005-2007 po FFT (odin iz ljubimix PRO algoritmow ) . Proekt Angara , http://www.nicevt.ru/Repository/file/article-02.pdf Yawno widno preimsuchestwo wektornix pri primerno rawnoj chastote http://www.nicevt.ru/publication/?id=2 ОАО «НИЦЭВТ» ЕС-1740 «Ангарa personalnie ewm woennogo standarta http://www.nicevt.ru/personalnye_evm/ ластер лабораторного или персонального уровня (одна тумбочка или стойка малого размера). * Пиковая производительность универсальных процессоров одного вычислительного узла до 249,6 GFlops (в первом квартале до 364,8 GFlops). Используются до четырех четырехпроцессорных плат с 6-ядерными http://www.nicevt.ru/techniques/81/86/
milstar: 3. http://www.ipmce.ru/custom/ekb/ Институт точной механики и вычислительной техники им. С. А. Лебедева РАН http://www.ipmce.ru/img/release/design-center_ipmce.pdf sertifikat 22 znii mo , razrabotka AZP ,ZAP Производство Институт производит радар-процессоры для навигационных двухкоординатных морских РЛС, выпускаемых ОАО «Горизонт», г. Ростов-на-Дону. Разработанные в институте приборы является ключевым элементом корабельных навигационных радаров. Спецвычислитель радар-процессора выполняет оптимальную обработку отраженных сигналов, выделение и автосопровождение целей, обеспечивает визуализацию обстановки, наложение информации на электронные карты, а также решает различные навигационные задачи в автоматическом режиме. Навигационные РЛС, построенные на базе радар-процессоров ИТМиВТ, соответствуют требованиям Российских регистров и международных организаций (ИМО), поставляются в пограничную службу ФСБ, ВМФ России и в ВМС иностранных государств. Аппаратура высоко оценена российскими судовладельцами за помехозащищенность, надежность и удобство эксплуатации http://www.ipmce.ru/custom/navigation/ http://www.ipmce.ru/img/release/lab_vsop.pdf
milstar: http://www.mil-embedded.com/articles/id/?4448 February 2010 Intel Architecture: All set for high-performance military embedded signal processing applications
milstar: http://www.nicevt.ru/about/75/ osnovnie akzioneri obschestwa NICEWT Konzern radiostroenija Vega -60.26 % ###################################################### Institut Bruka i MCST Elbrus imeet odnogo cEO po sowmestitelstw ui produkzija dlja Almaz -Antej S-400/S-500
milstar: http://www.nicevt.ru/about/75/ 3. Положение Общества в отрасли ОАО «НИЦЭВТ» создано в 1994 году в процессе приватизации государственного предприятия «Научно-исследовательский центр электронной вычислительной техники», существующего с 1948 года. За последние годы сформировалась сфера деятельности ОАО «НИЦЭВТ» в отрасли, связанная с созданием отечественных суперкомпьютерных технологий. В настоящее время в этом направлении проводятся работы по созданию семейства суперкомпьютеров стратегического назначения (СКСН) ЕС-1740 «Ангара» с перспективной архитектурой, масштабируемых до транспетафлопсного уровня реальной производительности, на основе высокопроизводительных микропроцессоров и высокоскоростной коммуникационной сети. Подобные суперЭВМ предназначены для решения задач обеспечения государственной безопасности и важнейших научно-технических задач. Основными потребителями данной продукции являются силовые ведомства, Росатом, предприятия ВПК и организации РАН. Конкуренты – фирмы CRAY, IBM. Одним из важных направлений деятельности ОАО «НИЦЭВТ» является разработка, изготовление и поставка универсальных ЭВМ. C 2000 года ОАО «НИЦЭВТ» изготавливает и поставляет изделия ПЭВМ ЕС1855, АРМ-АПТГ (абонентский пункт телеграфный) и АРМ-ЦКС (центр коммутации сообщений) (на базе ПЭВМ ЕС1855), позволяющие создавать системы документального обмена. Данные изделия используются для организации засекреченной связи для нужд МО РФ, ФСБ РФ и других силовых ведомств. В 2007 году начались поставки КТСОС (комплекс технических средств обработки сообщений) на базе ПЭВМ ЕС 1855 для нужд МО РФ. Конкуренты: ФГУП «Институт сетевых технологий» (г. Санкт-Петербург). Доля ОАО «НИЦЭВТ» в данном сегменте рынка составляет 10 %. С 2003 года в ОАО «НИЦЭВТ» начато серийное производство ППЭВМ ЕС1866 (ноутбук), предназначенной для работы в экстремальных климатических условиях и в агрессивных средах. Используется как базовая ПЭВМ различными предприятиями для создания новых образцов вооружения и военной техники. За 7 лет выпуска поставлено несколько тысяч комплектов ПЭВМ ЕС1866 для предприятий Минпромторга России, Роскосмоса и других. Среди предприятий, серийно выпускающих продукцию в интересах МО РФ и использующих для комплектации ППЭВМ ЕС1866, такие, как НИИКП, ОАО «Климов», ОАО «Концерн «Созвездие», ФГУП НПОА им. акад. Н.А.Семихатова, ФГУП НИИАА им. акад. В.С. Семенихина, ФГУП «НИИССУ» и другие. Доля ОАО «НИЦЭВТ» в данном сегменте рынка составляет 40%. Выполнена инициативная разработка терминалов ЕС-1870 для распределенных комплексов обработки конфиденциальной информации на основе технологии «Тонкий клиент», освоено их серийное производство. В 2009 году на их основе разработана бортовая ЭВМ ЕС1870.01, адаптированная для работы на подвижных средствах в полевых условиях. Основными заказчиками являются силовые ведомства, а также предприятия ВПК и коммерческие структуры. На 2010 год планируется поставка более 100 образцов ЕС-1870. В ОАО «НИЦЭВТ» активно развивается деятельность по разработке, изготовлению и поставкам сложных заказных микропроцессорных систем. По заказу Министерства обороны РФ в 2009 году проводилась разработка блока обработки первичной информации для изделия 9М723-1 комплекса 9К-720 «Искандер». Продолжение работ, изготовление и поставка изделий планируется в 2010-2011 годах. ОАО «НИЦЭВТ» занимает устойчивую позицию в сегменте рынка «Поддержание жизненного цикла вычислительных центров силовых структур» и «Переоснащение вычислительных центров государственных органов, силовых структур и предприятий ВПК». Основным направлением в этих работах является разработка комплексного программно-технического решения для вычислительных центров, позволяющего сохранить ранее разработанное программное обеспечение, информационные ресурсы и технологию обработки информации, составляющей государственную и коммерческую тайну, и предоставить возможность развития вычислительных центров на современных технических и программных средствах. В ОАО «НИЦЭВТ» разработаны и прошли испытания на соответствие утвержденному МО РФ ТУ одно- и двухмашинные (отказоустойчивые) вычислительные комплексы с отечественными периферийными устройствами, с комплектом системной математики (операционная система, СУБД, средства разработки), сертифицированном на обработку информации с грифом не выше «совершенно секретно». В ОАО «НИЦЭВТ» проводится разработка программных системных средств, позволяющих обрабатывать информацию с максимальными грифами секретности. В развитие темы «Переоснащение вычислительных центров…» ОАО «НИЦЭВТ» проводит разработку программного обеспечения библиотек хранилищ данных и современного системного программного обеспечения и катастрофоустойчивых решений с последующей сертификацией на обработку информации с грифом не выше «совершенно секретно». Основными потребителями решений, предлагаемых ОАО «НИЦЭВТ» в части «Переоснащение вычислительных центров…», являются МО РФ, МВД и частично ФСБ, а также предприятия ВПК. Основные конкуренты: «Техносерв-АС», «Compulink», «ЕС-инжиниринг» Доля ОАО «НИЦЭВТ» в этом сегменте составляет 20% - 30%. Изменение доли ОАО «НИЦЭВТ» связано с реализацией в Российской Федерации глобальных проектов по информатизации государственных органов. Совместно с фирмой IBM проводились работы по портированию прикладных систем, в т.ч. Maximo (система учета материальных активов) на платформу zSeries с целью последующего предложения «комплексных решений» - технических и программных средств заказчику. Выполняются заказные работы по разработке устройств и систем с использованием технологии Глонасс. Проводятся внутренние работы по созданию «диспетчерского пункта» и мобильных устройств позицирования со средствами передачи информации по каналам радиосвязи и GPRS. Конкуренция в этой среде высокая, но современные технологии нахо-дят широкое применение во многих приложениях, поэтому существует большое количество незанятых ниш под конкретные решения. Производственный комплекс ОАО «НИЦЭВТ» образца 2009 года – высокотехнологичное производство полного цикла, ориентированное на изготовление базовых компонентов электронных изделий специального назначения, включая изготовление мелких и средних партий печатных плат, электронных модулей, корпусных деталей и сборочных единиц, а также нанесение защитных покрытий. После ввода модернизированного производства ОАО «НИЦЭВТ» является российским предприятием-производителем печатных плат 5-го и выше класса точности, ориентированным на мелкие и среднесерийные заказы. В 2009 году расстановка сил участников рынка радикально не изменилась. Поставщиками печатных плат в Российской Федерации являются около 30 компаний, из них: ● более 20 компаний не имеют возможности производить печатные платы 5-го и выше класса точности (данный сегмент рынка наиболее динамично развивающийся), и вынуждены размещать заказы на предприятиях ЮВА, Европы и Канады; ● предприятие ФГУП «ГРПЗ» имеет технические и технологические возможности серийного производства ПП 5-го класса точности; ● около 8 компаний являются представителями зарубежных фирм и, соответственно, не имеют собственного производства на территории РФ. ОАО «НИЦЭВТ» планирует в течение 2010-2011 годов реализовать план мероприятий, направленных на завоевание существенной доли рынка в сегменте производства высокосложных многослойных печатных плат. Цех механообработки и цех защитных покрытий, а также монтажно-сборочное производство обеспечивают выпуск как функционально законченных электронных модулей, так и широкой номенклатуры изделий в соответствии с техническими и технологическими возможностями данных производственных участков. Среднегодовая загрузка данных цехов составляет не более 50%. Это связано с сокращением объема работ у потенциальных заказчиков по механообработке и структурированием рынка печатных плат и электронных модулей в связи с образованием вертикально интегрированных структур. Частично обусловленное общим экономическим кризисом снижение объемов заказов на традиционную продукцию компенсировалось освоением новых сегментов рынка (например, оснащение кузовов автомобилей средствами связи и др.). В 2010 году предполагается продолжить поиск и освоение новых сегментов рынка. ОАО «НИЦЭВТ» предпринимает серьёзные усилия по увеличению доли своей продукции на рынке, связанном с созданием и внедрением в народное хозяйство, МО РФ и другие силовые ведомства технических и программных средств вычислительной техники. 4. Приоритетные направления деятельности Общества Критериями выбора приоритетных направлений деятельности ОАО «НИЦЭВТ» явились: - «Перечень критических технологий Российской Федерации», утвержденный Президентом РФ; - решения Правительства РФ, Минпромторга России; - федеральные целевые и другие программы; - потребности рынка в продукции Общества; - решение задач, направленных на повышение обороноспособности страны; - мировые тенденции развития компьютерных и информационных технологий; - преемственность в научно-техническом развитии Общества; - имеющийся научно-технический задел и наличие высококвалифицированных кадров . К приоритетным направлениям деятельности ОАО «НИЦЭВТ» на 2009 – 2011 годы относятся: 1. Развитие отечественных суперкомпьютерных технологий. 2. Разработка, изготовление и поставка микропроцессорной техники. 3. Разработка, изготовление и поставка универсальных ЭВМ. 4. Работы по поддержанию жизненного цикла ЕС ЭВМ, создание современных катастрофоустойчивых вычислительных центров. 5. Разработка типовых базовых технологических процессов производства РЭА, изготовление и поставка составных частей РЭА.
milstar: . Разработка, изготовление и поставка микропроцессорной техники. 2.1. В 2009 году по заказу Министерства обороны РФ в ОАО «НИЦЭВТ» выполнен третий этап ОКР «Янтарь-Багет» по разработке блока обработки первичной информации (БОПИ) для изделия 9М723-1 комплекса 9К-720 «Искандер». ************************************************************************ В рамках этапа начаты предварительные испытания БОПИ. Успешно осуществлена стыковка БОПИ с аппаратурой изделия 9Б918. Организуется серийное производство и заключен договор с ФГУП «НИИ «Полюс» на изготовление 22-х образцов БОПИ в 2010 году. 2.2. В ОАО «НИЦЭВТ» развивается деятельность по разработке заказных специализированных вычислительных систем. В 2009 году был осуществлен комплекс мер по подготовке с 2010 года серийного производства комплекта средств управления и программного обеспечения «Лимузин-М» для заказчика в/ч 35533.
milstar: wiruchka za 2009 - 1.431 mlrd rub ( 48 mln $ primerno) chistaja pribil -65 mln rub По состоянию на 01.01.2010 численность работников ОАО «НИЦЭВТ» составила 614 человек, среди них 6 докторов наук и 23 кандидата наук. dlja srawnenija Cray 320-350 mln $ w 2010 na 827 chel Wozmozno Ivanovu stoit rassmotret* varianti powischenija objema prodaz ( unix serveri tipa m3000 Fujitsu po 15000 -20000 $ po 5-10 tis w god na rinke SNG ?, Rugged notebook GD8000 ,Panasonic CF ?) JV s Fujitsu /SUN/MCST Elbrus ? http://www.gd-itronix.com/index.cfm?page=Products:GD8000 https://globalsp.ts.fujitsu.com/dmsp/docs/ds-se-m3000-en.pdf http://www.toughbook.eu/products-and-services Размер среднемесячной заработной платы остался на уровне 2008 года и составил 31,28 тыс. рублей. normalno ... rekordsmen werojano Sitronic -73 tis.rub
milstar: srawnenie CRAY 320-350 mln $ na 827 chel NICEWT 48 mln $ na 614 chel -t.e. 64 mln $ na 827 chel w 5 raz mensche chem y CRAY ,neobxodimo powisit' d0 120-175 mln $ . Produktivnosti Cray nedostich ,osnovnie pokupateli -bolee bednie strani chem USA
milstar: 8. Перспективы развития линии «Эльбрус» Работа над микропроцессорами семейства «Эльбрус» и компьютерами на базе этих микропроцессоров является важнейшей для компании ЗАО «МЦСТ». В настоящее время завершаются работы над созданием одноядерной системы на кристалле «Эльбрус-S» на базе технологии 90 нм. В активной фазе находится разработка гетерогенного 6-ядерного микропроцессора с двумя универсальными ядрами «Эль-брус» и четырьмя специализированными ядрами для обработки сигналов. Этот микропроцессор также разрабатывается на технологии 90 нм и предназначен для использования в различных встраиваемых системах. Оба микропроцессора будут работать на тактовой частоте 500 МГц. Начаты работы над гомогенным 4-ядерным микропроцессором «Эльбрус-2S» на технологии 65 нм, который также будет реализован как система на кристалле, работающая на частоте 1 ГГц. В части развития работ над микропроцессорами предполагается их реализация на технологиях 45 нм, 32 нм, 22 нм и более высоких по мере их появления. При этом ставится задача предельно оптимизировать логическое и физическое проектирование, обеспечив достижение тактовых частот свыше 4 ГГц. Предполагается также дальнейшее развитие архитектуры широкого командного слова, используемой в ядре микропроцессора, чтобы обеспечить в будущем производительность свыше 16 Gflops/ГГц на ядро. dlja sprawki maj 2009 "Venus" eight-core Sparc64-VIIIfx processors Fujitsu 128 gigaflop ,58 watt ,0.042 microna При этом число процессорных ядер в гомогенных системах должно возрасти до 16 на один микропроцессор, а в гетерогенных – возможно и больше. За счет активного применения энергосберегающих технологий при проектировании микропроцессоров предполагается на порядок увеличить производительность к выделяемой мощности и довести его до 4 Gflops/Вт. В микропроцессоры будут активно встраиваться быстрые каналы и контроллеры памяти, поддерживающие создание многопроцессорных и много машинных систем, а также средства, обеспечивающие достоверность и надежность вычислений. Все это позволит выйти на уровень микропроцессоров с терафлопной производительностью. В части развития вычислительных комплексов предполагается создание много процессорных систем на общей памяти с целью создания мощного серверного узла, содержащего до 64 процессоров и до 1024 процессорных ядер. При этом большое внимание предполагается уделять средствам параллельного доступа в память, обеспечивая темп 2 байта на 64-разрядную вещественную операцию. Это позволит получить серверы терафлопного диапазона, а объединение столь мощных серверных узлов в многомашинный комплекс позволит создать суперкомпьютеры петафлопного диапазона. Эти вычислительные комплексы будут поддерживаться эффективными автоматическими средствами распараллеливания задач на многопроцессорные и многомашинные конфигурации. Предполагается также создать специальные системы контроля состояния подобных вычислительных комплексов, облегчающие их обслуживание, и снабдить их средствами автоматической реконфигурации для поддержания высокой надежности и готовности. Все это позволит сократить или даже ликвидировать отставание в стратегически важной области и повысит технологическую независимость и информационную безопасность. 9. Заключение Подводя итоги, хотелось бы еще раз перечислить основные свойства, которые обеспечивают и предоставляют пользователям процессоры семейства «Эльбрус» и их программное обеспечение: • высокую производительность вычислений; • возможность использования всех видов параллелизма; o параллелизм операций, o дополнительный параллелизм упакованных операций (короткие вектора), o параллелизм нескольких процессорных ядер и процессоров, работающих на общей памяти с когерентным доступом, o параллелизм систем с распределенной памятью; • экономное энергопотребление; • современное программное обеспечение, глубоко интегрированное с архитектурой микропроцессора; • полную и эффективную двоичную совместимость с архитектурой Intel x86 при лицензионной независимости от компании Интел; • средства разработки и эффективной отладки надежных программных систем большими коллективами в сжатые сроки; • конкурентоспособные аппаратные и программные средства при массовом их производстве; • технологическую независимость и информационную безопасность.
milstar: Synthetic Aperture Radar on CSX700 1 Introduction ClearSpeed’s CSX700, “Callanish”, is a high-performance, very low power processor capable of executing 96 GFLOPS of double or single precision IEEE 754 math operations and 48 GMACS of 16/32/64-bit integer operations while the entire chip typically consumes less than 10 watts at 250MHz, including I/O power consumption. Manufactured using IBM’s proven 90nm process, the CSX700 includes 192 cores, called Processor Elements (or PEs), grouped into two arrays of 96. Each group of 96 PEs runs its own data parallel program written in C. http://www.clearspeed.com/applications/syntheticapertureradar/index.php ClearSpeed’s CSX processor product line, of which the CSX700 is the latest, has been specifically designed for high-performance, low-power applications where extreme computational intensity is further exacerbated by extreme demands on power and cooling. The CSX700 achieves its industry leading performance and performance per watt by explicitly exploiting the data parallelism naturally present in most applications, including: Synthetic aperture radar Hyper spectral imaging Image compression/decompression (for example, JPEG2000) Beam forming Holography Neural networks Many of these applications have traditionally been handled using SIMD processing. The CSX processor family integrates large-scale SIMD processing on a single chip. However, ClearSpeed’s CSX architecture includes several innovations that fundamentally solve the bottlenecks associated with traditional SIMD processing. ClearSpeed’s patented CSX “smart SIMD” architecture achieves this through advanced features such as indexed addressing in each PE (allowing sophisticated data structures and pointer chasing to be implemented, for example) and hardware support for multithreaded execution.
milstar: Clearspeed will give 96 GFlops Out Of 12 Watts at double precision which compares well with Nvidia’s chip 100 GFlops in double precision mode and consume 170 watts. CSX700 0.09 micron - W Rosiii est'
milstar: http://www.cotsjournalonline.com/magazine/articles/view/100872/pg:1 FPGA Computing Solutions Help Radar Systems Keep Pace Today’s military radar systems continue to demand more frequency range and bandwidth. To keep pace, FPGA-based solutions provide a blend of flexibility and performance not possible using general-purpose processors. Described here is an FPGA-based, two-channel radar receiver front end. The system has an instantaneous bandwidth of 2.2 GHz and implements two independent signal detection channels, as would typically be implemented in an Electronic Support Measures (ESM) system. The digitized data streams along with the output from the signal detection blocks are available for further processing–such as down conversion, direction finding, and so on–or streaming via a wide range of communication protocols. An example ESM system is the Radar Warning Receiver (RWR)/Electronic Support Measures (ESM) systems derived from the Lockheed Martin AN/ALQ-210 system, which is to be deployed on the U.S. Navy’s MH-60R multi-mission naval helicopters (Figure 1). The two A/D channels, both operating at 2.2 GHz, are used to carry out In-phase and Quad-phase (IQ) sampling in order to generate a complex data stream. A/D data is fed via an onboard demultiplexor chip to the A/D interface within the receiver channel FPGAs. The A/D interface highlighted in Figure 1 carries out further demultiplexing and synchronization of the A/D data streams. Each of the data streams is then replicated and passed across to the neighboring receiver channel FPGA such that each receiver channel can operate entirely independently. A buffering stage is implemented for each of the channels to allow a user-configurable amount of pre-triggering and to provide compensation for the Fast Fourier Transform (FFT) and peak detection/threshold latencies. A bank of DDR3 memory is configured as a circular buffer and data is continually streamed to memory and read back subject to a delay corresponding to the detection latency and user-defined amount of pre-triggering. FFT for Signal Detection The signal detection mechanism is implemented using a high-performance FFT and a peak detection/threshold operation. The FFT core accepts the complex data stream at the A/D sample rate and generates a frequency domain representation of the data stream. The FFT can be configured at run time to operate in 1K, 2K or 4K point modes, allowing frequency resolution to be traded for a faster detection response. The FFT also allows a user-definable set of FFT window coefficients to be used, allowing its operation to be tailored to specific requirements. The output from the FFT is fed directly into a peak detection and threshold block. This block will determine the FFT bin with maximum energy present and determine whether it exceeds the user-configurable detection threshold. Receive channels can independently have FFT bins excluded from the detection processing, thus enabling each channel to independently handle different regions of the overall bandwidth. Once a detection has been made, the FFT bin is flagged as being active; this active FFT bin is maintained until the energy returns below the detection threshold.
полная версия страницы