Форум » Дискуссии » Boewie wichislitel'nie kompleksi » Ответить
Boewie wichislitel'nie kompleksi
milstar: http://drops.dagstuhl.de/opus/volltexte/2006/732/pdf/06141.AthanasPeter.Paper.732.pdf Although an FPGA’s clock rate rarely exceeds one-tenth that of a PC, hardware implemented digital filters can process data at ###################################################################### many times that of software implementations [4] ################################### . Additional performance gains have been described for cryptography [5], network packet filtering [6], target recognition [7] and pattern matching [8], among other ########################################################################## applications. A. Present Day Cost-Performance Comparison Owing to the prevalence of IEEE standard floating-point in a wide range of applications, several researchers have designed IEEE 754 compliant floating-point accelerator cores constructed out of the Xilinx Virtex-II Pro FPGA’s configurable logic and dedicated integer multipliers [16-18]. Dou et al published one of the highest performance benchmarks of 15.6 GFLOPS by placing 39 floating-point processing elements on a theoretical Xilinx XC2VP125 FPGA [19]. Interpolating their results for the largest production Xilinx Virtex-II Pro device, the XC2VP100, produces 12.4 GFLOPS, compared to the peak 6.4 GFLOPS achievable for a 3.2 GHz Intel Pentium processor. Assuming that the Pentium can sustain 50% of its peak, the FPGA outperforms the processor by a factor of four for matrix multiplication. One of the earlier projects demonstrated a 23x speedup on a 2-D FFT through the use of a custom 18-bit floating-point format [26]. More recent work has focused on parameterizible libraries of floating-point units that can be tailored to the task at hand [27-29]. By using a custom floating-point format sized to match the width’s of the FPGA’s internal integer multipliers, a speedup of 44 was achieved for a hydrodynamics simulation [30] using four large FPGAs. Nakasato and Hamada’s 38 GFLOPS of performance is impressive, even from a cost-performance standpoint. For the cost of their PROGRAPE-3 board, estimated at $15,000, it is likely that a 15-node processor cluster could be constructed producing 196 single precision peak GFLOPS. Even in the unlikely scenario that this cluster could sustain the same 10% of peak performance obtained by Nakasato and Hamada’s for their software implementation, the PROGRAPE-3 design would still achieve a 2x speedup. As in many FPGA to CPU comparisons, it is likely that the analysis unfairly favors the FPGA solution. Hardware implementations require specialized skills in digital design and vendor-specific tool flows. Development time and costs are significantly higher than for software. Many comparisons in literature spend significantly more time optimizing the hardware implementations than they do optimizing their software implementations. Previous research has demonstrated significant compiler inefficiency for common HPCfunctions [31]. For the DGEMM matrix multiplication function, a hand-coded version outperformed the ############################################### compiler by greater than eight times. ############################ A to- tal of 39 PEs can be integrated into the xc2vp125-7 FPGA, reaching performance of, e.g., 15.6 GFLOPS with 1600 KB local memory and 400 MB/s external memory bandwidth 1 is s 1700 nozkami i wisokoj stoimost'ju porjadka 8000 $ segodnja http://ce.et.tudelft.nl/~george/publications/Conf/FPGA05/FPGA05Dou.pd http://www.xilinx.com/publications/matrix/virtexmatrix.pd Xilinx Vertex FPGA
Ответов - 76, стр:
1 2 3 4 All
milstar: http://www.xilinx.com/products/v4qv/index.htm The Virtex®-4QV family of radiation tolerant FPGAs meets Class-V requirements and offers a compelling alternative to ASIC and other one-time programmable technologies. 250 krad
milstar: RAdiation hardened ASIC ##################### BAE http://www.baesystems.com/ProductsServices/bae_prod_ps_asic.html RH15 (Structured) * 1.5 V core, 3.3 V I/O * 0.15 mm devices * 4–6 level metal * Bulk CMOS * 1 mrad TID ############### * 15 M gates maximum ####################### * Family of masterslices For further information please contact: Tim Scott 9300 Wellington Rd Manassas, VA 20110 Tel: +1 703-367-4615 timothy.scott@baesystems.com
milstar: http://www.sandia.gov/mstc/solutions/radiation-hardened-asic.html Sandia national laboratory Radiation-Hardened ASIC ASIC Custom Solutions Sandia maintains a core competency in digital Application Specific Integrated Circuit (ASIC) design and system-on-chip design. Our engineers design and develop ASICs for high consequence applications targeting a variety of fabrication technologies down to the 90nm feature size. We have expertise in VHDL, Verilog, Modeling and Simulation, Design Synthesis, and Physical Design. We also have expertise in the design of radiation-hardened integrated circuits and security based designs.
milstar: Keith D. Underwood K. Scott Hemmert Sandia National Laboratories* Scalable Computing Systems {kdunder, kshemme}@sandia.gov http://ee.washington.edu/faculty/hauck/publications/FPunits.pdf Abstract Due to their generic and highly programmable nature, FPGAs provide the ability to implement a wide In the past, FPGAs have excelled in fixed-point range of applications. However, it is this nonspecifi computations, but were unable to effectively perform nature that has limited the use of FPGAs in scientific floating-point computations due to their limited size. applications that require floating-point arithmetic. Even though it is currently possible, it is not always Even simple floating-point operations consume a large practical to implement these floating-point computations amount of computational resources. In this paper, we on FPGAs as they can consume large amounts of chip introduce embedding floating-point multiply-add units resources. ASICs, which can be highly efficient at in an island style FPGA. This has shown to have an floating-point computations, can be prohibitively average area savings of 55.0% and an average increase expensive and do not have the programmability needed of 40.7% in clock rate over existing architectures. in a general purpose supercomputer.
milstar: Ocenki Sandia lab/Lockheed and Dep. of Defense Digital Computing with Floating Point Our tradition of using floating point for calculations further defines the minimum power of a computer. We will stipulate that a 64 bit floating point unit has 100,000 gates based on the following: A 64-bit floating-point multiplier includes a 53×53 multiplier array, each unit of which is about a dozen gates. This results in about 25,000 gates just for the multiplier array. While addition is O(N) instead of O(N2), where N is the number of bits, floating adders have complex shifters and are of similar complexity to a multiplier in practice. This takes us to 50,000 gates. However, IEEE compliant floating point has with “Not a Numbers” (NaNs) and denormals. These last features often double the gate count without improving numerical performance. It is unclear whether IEEE compliance belongs in a discussion of theoretical limits of computing. Given these sources of imprecision, we offer 100,000 gates as a plausible FPU complexity. ######################################## http://www.prod.sandia.gov/cgi-bin/techlib/access-control.pl/2004/040959.pdf Vektornie processori Cray wipolnjali 2 operazii za odin zikl 1 mult + 1 addition i pererabatiwali matrizi K rpimeru chastota 500 mgz ,skorost' 1 gigaflop Yaponskie ispolzowali bolsche fpu w processore ,k rpimeru chastota 500 mghz , skorost' 4 gigaflop No Linpack skorost# ne daet predstawlenie o skorosti konkretnoj programmi Bili programmi kotorie na Cray bili medlenee ,a bili bistree ########################################## T.e. hardware boewogo VK dolzno bit# optipirowanno pod konkretnie zadachi ( programmu ,chislo i welichinu matriz i t.p.)
milstar: tam ze ... Method Performance 100 Watts/cm2 Table IV: Heat Removal from Chips Heat Sink 100 Watts/cm2 (unverified figure) Evaporative Spray Cooling 100 Watts/cm2 LLNL Microchannel Cooling [LLNL 99] 100,000 Watts/cm2 Drexler’s fractal plumbing [Drexler 92]
milstar: Dlja bolschinstwa primenenij w golovkax ICBM,SLBM ,KR skorost# porjadka 1 gigaflop konkretnoj programmi (! ne standartnoj Linpack) pri wisokoj rad/EMI ystojchiwosti oceniwaetsja awtorom kak dostatochnoj . Esli tolko FPU to eto wsego 100 000 gater s optimirowannim programmnim obespecheniem na yazike assemblera ( chto wes'ma nedeschewo) . W sputnikax swjazi mozet 10+ gigaflop Dlja srawnenija elbrus-2 PRO SSSR w konze 80 imel obschuju mopschnost# 125 mln operazij ( pod konkretnuju boewuju programmu)
milstar: Sandia lab Implementazija in Xilinx FPGA Synt. appertura radar imaging http://www.prod.sandia.gov/cgi-bin/techlib/access-control.pl/2001/011827.pdf This paper studies the implementation of polar format, synthetic aperture radar image formation in modern Field Programmable Gate Arrays (FPGA's). The polar format algorithm is described in rough terms and each of the processing steps is mapped to FPGA logic. This FPGA logic is analyzed with respect to throughput and circuit size for compatibility with airborne image formation.
milstar: The Benefits of Miniaturization SAR miniaturization has far-reaching benefits when applied to intelligence gathering, surveillance, reconnaissance, and precision weapons guidance. Miniature radar platforms include applications as varied as small UAV's (surveillance aircraft) and precision guided munitions, which must find their target in environments where a GPS is ineffective. However, component miniaturization is only half of the solution. Optimal miniaturization requires a complete system redesign with consideration for modern devices, materials, processes, and algorithms. http://www.wirelessdesignmag.com/ShowPR~PUBCODE~055~ACCT~0000100~ISSUE~0403~RELTYPE~PR~PRODCODE~00000~PRODLETT~B.html An important ingredient in the miniSAR recipe is the extensive use of high-throughput digital signal processing functions as implemented using the latest high-speed, high-density FPGA technology. Because of their highly parallel nature, a 10 to 20 times increase in SAR processing density using modern FPGAs, as compared to ########################################################################## current multi-node RISC processors, such as the PowerPCTM is expected ################################################ With all functions active, the DRX processor, as implemented in two six-million gate FPGAs, demonstrates a raw DSP throughput of 32 ###################################################################################### GMACs per second (32 billion multiply-accumulate operations per second). ################################################# Attacking Size and Weight This article has described ways in which the FPGA has enabled SAR miniaturization. The other half of the challenge is to reduce the size and weight of what's left. In terms of the remaining analog portion of the radar RX/EX, the recent size reduction has been phenomenal. The use of LTCC multilayer RF circuit technology, in conjunction with the analog subsystem simplification as enabled by the modern FPGA, has resulted in a 40 times reduction in the physical size of this component over the older generation microstrip modules (See Figure 4). Besides the REA (shown in Figure 1), miniSAR requires a physically separate antenna and gimbal assembly, which includes a broadband, ultra-thin patch array antenna, a two-axis miniaturized antenna pointing system (gimbal), a microwave power module transmitter, and an inertial measurement unit. The miniSAR antenna and gimbal assembly demonstrates a 4 times reduction in weight and a 10 times reduction in swept volume over the older-generation SAR antenna and gimbal assembly. Eventually, the gimbal, transmitter, and antenna functions will be integrated into a highly compact, lightweight active phased array electronically steerable antenna. This, in combination with further reductions in the size and weight of the REA will realize the ultimate miniSAR goal of a sub-20 pound SAR. About the authors: Dale Dubbert is a Distinguished Member of the Technical Staff, Sandia National Laboratories (dfdubbe@sandia.gov). George Sloan, is a Principal Member of the Technical Staff, Sandia National Laboratories (grsloan@sandia.gov).
milstar: Dlja izgotowlenija FPGA s 6 mln gater nuzno pomeschnie klassa 1 Klassa 10 est# otechestwennie Класс чистоты помещения по международному стандарту GMP: А, В, С, D; (по стандарту США FED-STD-209D - 10; 100; 1000; 10 000; 100 000.) http://www.fezcomplect.ru/cpp.html Нашими заказчиками стали ОАО "Ангстрем" Ne dumaju ,chto budet ochen' dorogo sozdat' odno pomeschenie classa 1 dlja wipuska tolko woennix is w ogranichennom kolichestwe . Tradizionnaja dlja SSSR problema kachestwa - Ystroit# wserossijskij konkurs ,zabrat' prizerow i platit' im ne 35-40 tis rub ,a 70-80 odno(ne edinstwennoe ! ) iz wozmoznix reshenij
milstar: Silicon is cheaper than GaAs in high volume. However, GaAs offers the most cost-effective solution at millimeter-wave frequencies where unit shipments are ################################### measured in tens of thousands rather than tens of ################################## millions. ############## Mask set costs for silicon processes can be more than 10x those for GaAs. http://www.csmantech.org/Digests/2008/2008%20Papers/16.3.pdf CS MANTECH Conference, April 14-17, 2008, Chicago, Illinois, USA Ultimately however, GaAs technologies remain the most cost effective solution for high power, high frequency technologies applications.
milstar: cost of $1000 for an eight-inch 0.13 micron CMOS foundry wafer, compared to a GaAs six-inch foundry wafer could be as high as $2500 GaAS kompanii RFMD, Skyworks, TriQuint,(ychstwuet w rjade top woennix programm) Anadigics etc who have their own manufacturing facilities. We would estimate that the cost of an internally manufactured HBT PA wafer is closer to $800 which significantly reduces the silicon cost advantage especially if comparing to a SiGe foundry wafer
milstar: Informazija staraja ,no pokaziwaet wozmoznost' sozdanija GaAS FPGA so stoikostju k radiazii bolee chem w 100(!) raz wische ,chem lutschix kremniewix stoikix k radiazii B. CGaAs CLAy-10 The goal of the AFRL/NASA/Motorola/SPEC complementary GaAs FPGA is to provide for low power, high speed, electronics for communication applications. Using 0.7 μm low temperature technology, it is planned to achieve 350 MHz performance using a 1.5 VDC power supply with no SEL, an SEU LET > 20 MeV-cm2/mg, and a total dose hardness exceeding 100 Mrads. ###################### based on the re-programmable National Semiconductor COTS produced devices with a 3.3 volt core exhibited CLAY-10 architecture. SPEC -komanija ,kotoraja proizwodit w osnovnom dlja Ministerstwa oboronni http://www.spec.com/index.php?option=com_content&task=view&id=53&Itemid=80
milstar: Nize resultat 15 letnej dawnosti dlja 0.5 micr CGaAS texnologii T.e. predpolozitel'nno sejtschas mozno poluchit' 64*64 floating point multiplier CGAS s bistrodejstwiem 1 gigaflop dlja 64 bit Budet eto doroze ,no budet derzat' 100 mrad . Dlja ne GaAS sejtschas resultati tolko 1 mrad(BAE) ############################################################## A complementary gallium-arsenide (CGaAs) 53-bit parallel array floating point multiplier is presented. The design uses Motorola's 0.5m C-GaAs process. A conventional Wallace tree of 42 compressors is used to generate the product terms and a dynamic Ling carry select adder is utilized in the final addition to form the final mantissa. An internal latch allows the design to use a two cycle pipelined scheme. The Wallace tree has a simulated delay of 870ps and consumes about 5.2W of power. The overall clock speed is 477Mhz (limited by the final CSA adder) with a total power consumption of about 6W. Total time for just the multiply operation is 2.9ns and is faster than designs seen in the literature. The overall layout is 5.66mm x 5.98mm with over 70% of the area consumed by the Wallace tree. The design is described in detail, along with the decisions involved in the final architecture. Finally several improvements to speed and power consumption are described that will be studied in future work. A Complementary GaAs 53-bit Parallel Array Floating Point Multiplier December 9, 1995 Hyungwon Kim and Tim Strong 3 1. http://citeseerx.ist.psu.edu/viewdoc/summary?doi=10.1.1.23.6962
milstar: Участие государства в строительстве фабрики 65-45 нм утверждено распоряжением правительства РФ 25 августа 2008 Участие государства в инвестиционном проекте "Организация производства интегральных микросхем на пластинах диаметром 300 мм с проектными нормами 65-45 нм утверждено распоряжением правительства РФ от 18 августа 2008 г. Финансирование проекта со стороны государства будет осуществляться за счет средств Инвестиционного фонда Российской Федерации. Размер государственного участия за счет средств Инвестиционного фонда РФ – 26,923 млрд руб, общая стоимость инвестиционного проекта 58,427 млрд. рублей. Реализацией проекта займется компания "Ситроникс-НТ", в которой долевое участие государства составит 46%. http://www.mikron.ru/news/73/ tam ze 4 апреля 2008 14 апреля 2008 года Посол Франции в РФ господин Станислас де Лабуле посетил ОАО «НИИМЭ и Микрон». На встрече с генеральным директором ОАО «НИИМЭ и Микрон» Г.Я. Красниковым и руководством предприятия обсуждались результаты и перспективы международного партнерства в области высоких технологий, бизнеса и науки. Господин посол осмотрел производственные линии «Микрона», посетил недавно открытую фабрику по производству микросхем с топологическим уровнем 0.18 мкм. В 2006 году «Микрон» подписал соглашение о сотрудничестве с одним из мировых лидеров полупроводниковой промышленности — французской компанией STMicroelectronics. Результатом стало открытие на «Микроне» в декабре 2007 года производства микросхем с топологическим уровнем 0.18 мкм по передовой технологии EEPROM. Во время посещения производственных линий господин де Лабуле отметил: «Сегодня мы увидели пример эффективного сотрудничества между Францией и Россией в области высоких технологий. Это прекрасно, когда потенциал партнерства между нашими странами превращается в реальные дела». После осмотра производства состоялась встреча с руководством «Микрона». Говоря о стратегических задачах предприятия, генеральный директор ОАО «НИИМЭ и Микрон» Г.Я. Красников отметил: «Наше предприятие участвует в решении общей для России задачи — совместными усилиями сформировать благоприятную среду для развития инновационного бизнеса. Эту задачу невозможно решить без тесного взаимодействия с нашими зарубежными партнерами. Визит Посла Франции подтвердил, что мы находимся на правильном пути стратегического международного взаимодействия». Россия — важнейший партнер Франции, стремительно растет взаимодействие между Францией и Россией и в области науки и инновационного бизнеса. Так 4 декабря 2007 года в резиденции Посла Франции в РФ состоялась церемония подписания семи научных российско-французских соглашений в области нанотехнологий, использования полупроводников в медицине и телекоммуникациях, оптических информационных технологий, и тд.
milstar: К6500РУ1 б/а ОЗУ 1К*1 2.0вт 4118.24-1 Серия 6500 - технология арсенид-галлия Eto werojatno NIIME/micron 20 letnej dawnosti http://www.rlocman.ru/comp/koz/adv/advh33.htm
milstar: http://parts.jpl.nasa.gov/mrqw/mrqw_presentations/Keynote1_haddad.pdf obzor ispolzowanija BAE MP w sputnikax ,RAD 750 http://parts.jpl.nasa.gov/mrqw/mrqw_presentations/Keynote1_haddad.pdf
milstar: http://www.zelenograd.ru/news/view.php3?id=2786 Новым гендиректором "Ангстрема" назначен Всеволод Вуколов В концерне "Ангстрем", работающего на базе зеленоградских предприятий микроэлектроники, произошла смена руководства. Генеральным директором концерна назначен Всеволод Львович Вуколов, сменивший на этом посту Анатолия Спирина, сообщает пресс-служба компании. Ранее Всеволод Вуколов семь лет работал на разных должностях в аппарате правительства РФ, где возглавлял департамент государственного управления и местного самоуправления, а до этого был генеральным директором Михайловского горно-обогатительный комбината (ГОК) и заместителем губернатора Красноярского края. Однако, электроника не чужда 39-летнему гендиректору "Ангстрема" - в 1994 году он закончил МИРЭА по специальности физика и технология электронных компонентов и материалов. Концерн "Ангстрем" - один из крупнейших в России производителей интегральных схем. Компания была основана в июне 1963 года как НИИ-336 и завод "Ангстрем" в составе НПО "Научный центр" и являлась вместе с зеленоградским заводом "Микрон" и минским объединением "Интеграл" основным производителем интегральных схем в СССР. В марте 2006 году между "Ангстремом" и Meissner & Wurst Zander был подписан контракт на 160 млн евро на проектирование и строительство "под ключ" инженерной инфраструктуры и "чистой комнаты" на предприятии. В 2007 году "Ангстрем" приобрел оборудование у корпорации AMD с завода в Дрездене. Данная линия позволяет выпускать полупроводниковые микросхемы с топологическим размером 0,13 микрон. ##################################################### Организовать выпуск таких интегральных микросхем планируется уже в этом году в новом производственном корпусе "Ангстрем-Т". В феврале госкорпорация "Банк развития и внешнеэкономической деятельности" выделила заводу "Ангстрем-Т" кредит на сумму 815 млн евро. ########################## ! Эти средства пойдут на строительство комплекса современного производства микрочипов с топологическим размером 0,11-0,13 микрон. Инженерная инфраструктура будет включать в себя электростанцию мощностью до 30 мегаватт, корпус утилизации материалов и подготовки энергоносителей, а также создание "чистых комнат" общей площадью до 6 тыс кв м. "Ангстрем" претендует на получение заказа по обеспечению электронных систем для предстоящей зимней Олимпиады в Сочи в 2014 году. В частности, на основе систем бесконтактной радиочастотной идентификации (RFID) должна быть создана возможность сопровождения спортсменов и гостей Олимпиады с момента их прибытия и до закрытия Игр, обеспечен контроль за физическим самочувствием спортсменов. Впрочем, источник в Олимпийском комитете сообщил Zelenograd.ru, что никаких переговоров с "Ангстремом" по этому проекту пока не было. Кроме того, отметили в пресс-службе, концерн участвует в реализации проекта по переходу на использование гражданами России биопаспортов с микрочипами, а также в реализации программы ГЛОНАСС. / Zelenograd.ru, 17.06.2008
milstar: Kak widno iz priwedennoj wische informazii 1. Micron i Angstrem poluchili ser'eznie sredstwa 2. Dostignut prilichnij yrowen' 0.13 microna ( w edinichnix ystanowkax etot yrowen' wozmozno dostignut w Rossii neskolko ransche) Odnako awtor predpolaget maloverojatnim chto budut predprinjati ser'eznie ysilija dlja razwitija elementnoj bazi dlja ser'eznix woennix proektow ( MARV , sputniki swjazi klassa milstar ) Ne ta politicheskaja doktrina #######################
milstar: Rossijskij disain centr ,xoroscho znakomij s FPGA Xilinx http://www.mriprogress.msk.ru/pages.php@id=6 http://www.mriprogress.msk.ru/index.php рограммную основу комплекса составляет лицензионное прикладное программное обеспечение (ППО) фирмы Cadence Design Systems (www.cadence.com), которое позволяет выполнять сквозное проектирование цифровых, аналоговых и аналогово-цифровых СБИС: от системного уровня до разработки топологии. ППО функционирует на сервере и рабочих станциях фирмы Sun Microsystems (www.sun.com) в операционной среде UNIX (Solaris 8.x). Наиболее часто используемые пакеты ПО - Verilog и VHDL моделирование, синтез логических схем, моделирование аналоговых схем - перенесены на платформу IBM PC под управлением операционной системы (ОС) Linux Red Hat (версии 8.0 и выше). На этой же платформе функционирует лицензионное ПО фирмы Xilinx, которое используется для оперативного проектирования и программирования схем на основе ПЛИС (FPGA).
полная версия страницы